Durante il Microprocessor Forum, in programma in questi giorni a San Jose, tutti i grossi chipmaker hanno tenuto in serbo qualche buona carta da giocare, AMD compresa. La compagnia ha fornito i primi dettagli della futura linea di microprocessori a 64 bit Hammer, annunciando inoltre dei nuovi chip - appartenenti alla famiglia Athlon - progettati per essere impiegati in server e workstation high-end. Le nuove CPU HAMMER saranno costruite avvalendosi delle tecnolgie 0.13 micron e silicon-on-insulator (SOI). La roadmap ufficiale della società prevede di rilasciare tre versioni di Hammer entro la seconda parte del 2002. La prima versione di Hammer sarà orientata al mercato desktop, mentre le altre due saranno destinate a server e workstation high-end. I nomi scelti per i due modelli di punta sono: SledgeHammer, progettato per sistemi da quattro a otto vie; ClawHammer orientato ai sistemi ad una/due vie. L'azienda dei semiconduttori prevede che, in un futuro non troppo lontano, Hammer possa puntare anche alla conquista del mercato mobile. Grande l'entusiasmo riscosso al Microprocessor Forum. Nathan Brookwood - analista dell'Insight64 of Saratoga - ha dichiarato: "Hammer è l'attrazione principale del Forum, le prestazioni di questa nuova CPU, se confermate, surclasseranno tutti i concorrenti incluso il blasonato microprocessore a 64 bit IBM Power4". AMD non ha fornito informazioni precise sulla frequenza di clock utilizzata, ma la compagnia ha evidenziato che la banda media sarà di ben 8 gigabyte per secondo, un valore quattro volte superiore allo stato dell'arte oggi disponibile. Fred Weber, capo del settore tecnologico di AMD, presentando il nuovo processore al Microprocessor Forum, ha affermato che Hammer combina i vantaggi dei processori RISC (Reduced Instruction Set Computer) e CISC (Complex Instruction Set Computer). Hammer supporta due set di istruzioni uno a 32 bit (compatibile x86) e l'altro a 64 bit. Il processore è costituito da parecchi blocchi "elementari": un MPU core a 32/64 bit, un memory controller per Double Data Rate (DDR) SDRAM, una cache istruzioni di primo livello, una cache dati di primo livello ed un modulo che si occupa della gestione del HyperTransport I/O. La pipeline presenta 12 stadi ed è stata progettata per gestire in modo efficace il workload. AMD ha inoltre fornito alcune specifiche tecniche dei moduli che costituiscono Hammer: il controller DDR SDRAM supporta gli standard PC1600, PC2100 e PC2700; il controller della cache di primo livello è in grado di gestire sino a 64 kbyte di memoria; mentre il controller dalla cache di secondo livello può gestire al massimo un megabyte di memoria. Per quanto riguarda la tecnologia HyperTransport, ricordiamo che si tratta di un'architettura ad alta velocità chip to chip I/O, progettata per sistemi multiprocessore sino ad otto vie. Oltre che dal Microprocessor Forum, Hammer è stato ben accolto anche da riviste specializzate, quali Chip-Architect.com, che ha definito il 64 bit di AMD come un "very-wide super-scalar processor". Ad impressionare favorevolmente Chip-Architect.com è stata la pipeline di Hammer, in grado di eseguire non meno di sei istruzioni in parallelo (il doppio rispetto ai correnti Athlon). Sono state accolte favorevolmente anche le innovative unità "ESP Look Ahead unit" e "Forward Collapse unit" che permettono un livello di "instruction level parallelism" sinora mai raggiunto da nessun microprocessore x86 compatibile. [GP]

News tratta dalla Newsletter N.53 del 23/10/2001.
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